32 Bit Microcontroller

MPC565

The MPC565 is a member of the MPC500 family of microprocessors that implements the Power Architecture® instruction standard architecture. The MPC565 is integrated with a floating point unit, an advanced peripheral set and 1 MB of flash memory on a single chip. This combination is ideal for high-performance automotive applications as well as other control-intensive applications.

ブロック図

MPC565 Block Diagram

MPC565 Block Diagram
図を取得する PDF

Features

General

  • 1 MB of internal flash memory (divided into two blocks of 512 KB)
  • 36 KB static RAM
  • Three time processor units (TPU3)
  • A 22-timer channel modular I/O system (MIOS14)
  • Three TouCAN modules
  • Two enhanced queued analog system with analog multiplexors (AMUX) for 40 total analog channels. These modules are configured so each module can access all 40 of the analog inputs to the part
  • Two queued serial multi-channel modules, each of which contains a queued serial peripheral interface (QSPI) and two serial controller interfaces (SCI/UART)
  • A J1850 (DLCMD2) communications module
  • A NEXUS debug port (class 3) – IEEE®ISTO 5001-1999
  • JTAG and background debug mode (BDM)

部品番号： MPC565CVR56, MPC565CZP40, MPC565CZP56, MPC565MVR56, MPC565MZP56, MPCZ565MVR56, SPC565MZP56D.

ドキュメント

クイック・リファレンス ドキュメンテーションの種類.

フィルタ

1-5 の 97 ドキュメント

全て表示

デザイン・ファイル

フィルタ

2 設計・ファイル

ハードウェア

フィルタ

1-5 の 6 ハードウェア提供

全て表示

ソフトウェア

フィルタ

2 ソフトウェア・ファイル

注: より快適にご利用いただくために、ソフトウェアのダウンロードはデスクトップで行うことを推奨します。

エンジニアリング・サービス

1-5 の 7 エンジニアリング・サービス

全て表示

本製品をサポートするパートナーの一覧は、 パートナーマーケットプレイス.

トレーニング

フィルタ

3 トレーニング